FPGA SERDES 通用基础（七）Xilinx 7 系列 GTX TX Buffer 与 RX Elastic Buffer
GTX 的 TX 和 RX 数据通路都跨越两个内部并行时钟域。发送方向需要从 TXUSRCLK 域进入 XCLK 域，接收方向需要从 XCLK 域进入 RXUSRCLK 域。如果两个时钟域之间的相位关系没有得到处理，PCS 与 PMA 之间就无法稳定传递并行数据。7 系列 GTX 为此提供了两种实现方式：保留 Buffer，由缓冲器吸收时钟域
